« 第2次試作基板に電源投入 | メイン | 出力回路を3段コンプリメンタリ・エミッタ・フォロアにしたシミュレーション »

はてなブックマークに追加   出力回路を2段コンプリメンタリ・エミッタ・フォロアにしたシミュレーション

●Total_2ef_NoNFB
 下記は2段のエミッタ・フォロアを接続し、負荷抵抗を駆動できる状態にしたシミュレーション回路で、まだオールオーバの負帰還は施していません。
 
Total_2ef_NoNFBシミュレーション回路
 

 下記が入力電圧を-30mV~+30mVまでスイープしたDC解析結果です。負荷抵抗を8,16,32,64Ωに変化させパラメトリック解析しています。
 D(V(OUT))は出力電圧のグラフを微分したもので、各入力電圧のときの直流利得を表しています。出力トランジスタはエミッタ電流が増加するとHFEが低下していきます。このため±の出力電圧が大きくなるほどまた負荷抵抗が低くなるほど電流が増加するため2段エミッタフォロア回路の入力インピーダンスが低下し、電圧増幅段の負荷抵抗が低くなり、電圧増幅段の利得が低下し、下記のような利得特性になります。
 最終的にはオールオーバの負帰還を施すためこの利得の非直線性は負帰還量だけ改善されます。
 
DC解析結果
 
 下記はAC解析結果です。最終的には負帰還を施して利得10倍(20dB)にします。
 このままだと負荷抵抗8Ωのとき利得が10倍になるのは約1.77MHzで周波数が伸びすぎ危険です。そして1.77MHzでの位相遅れが約147゚で、このまま負帰還を施すと利得のピークが発生します。最終的には、周波数補正のコンデンサを付加して周波数特性を整えます。
 
AC解析結果

●Total_2ef_NoNFB_VarIdling
 Q14~Q17のVbeは温度変化により変動します。Q9はこの変動によりQ16,Q17のアイドリング電流(入力信号がないときにQ16,Q17に流れる電流)が変動するのを防ぐためのバイアス電圧温度補償回路です。Q9とQ16,Q17は同じヒートシンクに取り付け、同一温度になるように実装します。
 Q9のベース電流は小さいので省略すると、Q9Vce=Q9Vbe×(1+R11/R12)になります。したがって、R12が増加するとアイドリング電流が減少します。
 下記はR12を1k,1.2k,2k,4kに変え、2段エミッタ・フォロアのアイドリング電流を変化させたときの利得特性がどう変化するかのシミュレーションです。
 
Total_2ef_NoNFB_VarIdlingシミュレーション回路
 
 R12が2k,4kになると入力電圧0V付近で利得が大きく低下しています。これがAB級のクロスオーバひずみです。
 
入力電圧0V付近で利得が大きく低下
 
下記は負帰還を施した後にR12を1k,1.2k,2k,4kに変え、利得の非直線性を確かめたシミュレーションです。だいぶ改善されていますが、まだちょっと気になる特性です。試作器の実測結果では10kHzにおいて、1Vrms出力で0.01%、10Vrms出力で0.04%程度のひずみ特性が得られています。
 
利得の非直線性を確かめたシミュレーション
 
●Total_2ef_NFB_VarC4

 下記は負帰還を施し、周波数補正のためのC3,R26,C4,R27を付加したシミュレーション回路です。
 C4は電圧増幅段の負荷になるので容量が大きくなると高域遮断周波数が低下します。R27を挿入するとC4R27の時定数以上の周波数で高域の減衰傾度が緩くなります。
 C3は出力から電圧増幅段に部分的な負帰還を施す動作を行います。C4では利得が低下するだけですが、C3では利得が低下する分ひずみの改善効果が期待できます。
 C3を大きくし過ぎると高域遮断周波数が低くなるだけでなく、スルーレートが低下します。今回の場合1nFにするとスルーレートの低下で100kHzまで最大出力電圧がとれませんでした。今回の場合、C3:330pF,C4:100pF程度が適当なようです。
 周波数特性については1MHz程度以上伸びていたほうが音が良いとの意見もありますが、あまり周波数特性が伸びすぎていると発振などの危険が増大するので、私は高域遮断周波数は100kHz程度にとどめておくのが順当かなと考えています。
 
Total_2ef_NFB_VarC4シミュレーション回路
 
下記はC4:100pF,R27:470Ωとして、C3を1f,10p,33p,100p,330p,1nFに変化させてパラメトリック解析した結果です。
 C3がなくても安定な利得特性になっていますが、今回は安全のためC3:330pFとします。
 
C3を1f,10p,33p,100p,330p,1nFに変化させてパラメトリック解析した結果
 
●Total_2ef_NFB_DCServo
 下記が2段エミッタ・フォロアの最終回路です。出力の直流ドリフトを積分器で検出し、出力直流成分を0Vに制御しています。
 積分器の回路もOPアンプを使って実際の回路図と同じにしようとしましたが、評価版の制限を越えてしまいました。ということで、積分器はABMライブラリののINTEGを使って回路を簡略化しています。
 
Total_2ef_NFB_DCServoシミュレーション回路
 
 2段エミッタフォロア回路の最終、利得・位相-周波数特性です。
-3dB低下周波数範囲が1.3Hz~288kHzになっています。
 
2段エミッタフォロア回路の最終、利得・位相-周波数特性
 
 下記は出力インピーダンス特性です。入力信号を0Vにして出力に1Aの定電流を注入し、出力電圧の値で出力インピーダンスとしています。
 1Aを注入しているので1V:0dBで1Ωの値になります。
 1Hz以下で出力インピーダンスが低下していくのは、DCサーボ回路の動作によるものです。
 1kHzでは約-27dBなので約45mΩの出力インピーダンスになります。したがって、8Ωでのダンピング・ファクタは約178になります。
 
出力インピーダンス特性


遠坂俊昭

トラックバック

このエントリーのトラックバックURL:
http://www.eleki-jack.com/mt/mt-tb.cgi/493

コメント (1)

負荷抵抗を8,16,32,64Ωでシュミュレートされてますがこれは真空管時代の負荷抵抗じゃないすですか?現代のスピーカーのインピーダンスは8Ω6Ω4Ω等が普通のような気がします。
なぜこんな高めの負荷抵抗を選ばれたのか教えていただけると幸いです。

コメントを投稿

(いままで、ここでコメントしたことがないときは、コメントを表示する前にこのブログのオーナーの承認が必要になることがあります。承認されるまではコメントは表示されません。そのときはしばらく待ってください。)

カレンダ

2008年11月
1
2 3 4 5 6 7 8
9 10 11 12 13 14 15
16 17 18 19 20 21 22
23 24 25 26 27 28 29
30

おすすめ書籍

会社案内
情報セキュリティおよび個人情報の取り扱いについて

コメントとトラックバックは、spamを予防するために、編集担当が公開の作業をするまで非公開になっています。
コメントはそれぞれ投稿した人のものです。

About

2007年8月 6日 11:58に投稿されたエントリーのページです。

ひとつ前の投稿は「第2次試作基板に電源投入」です。

次の投稿は「出力回路を3段コンプリメンタリ・エミッタ・フォロアにしたシミュレーション」です。

他にも多くのエントリーがあります。メインページアーカイブページも見てください。

Powered by
Movable Type 4.1